Appunti di Architettura degli Elaboratori

La lunghezza di n rispetto a b rappresenta il numero di cifre che occorrono per rappresentare quel numero nella data base:

• La lunghezza di 101 in base 2 è 7: 1100101₂
• In base 7: 203₇
• In base 6: 245₆

Il valore massimo rappresentabile in una base b con m cifre è dato dalla formula: \[ v_{max} = b^m - 1 \]

Per sapere quante cifre m occorrono per rappresentare un numero, il massimo numero rappresentabile con m dovrà essere maggiore o uguale allo stesso: \[ b^m - 1 \ge n \] \[ b^m \ge n + 1 \] \[ m \ge \log_b(n + 1) \]

L'algoritmo di cambio di base consiste nel dividere ripetutamente n per la base di arrivo e di raccogliere i resti dalla cifra meno significativa a quella più significativa.

Per passare da una base diversa da quella decimale ad un'altra base ancora diversa, conviene dividere il problema in due parti:

1. Convertire il numero in base 10
2. Convertire il numero da base 10 alla base di arrivo

Supponiamo di voler convertire \(101_5\) in base 8:

• Primo, convertiamo \(101_5\) in base 10: \[ 101_5 = 1 \times 5^2 + 0 \times 5^1 + 1 \times 5^0 = 25 + 0 + 1 = 26_{10} \]
• Ora, convertiamo \(26_{10}\) in base 8: \[ 26 \div 8 = 3 \quad \text{con resto} \ 2 \] \[ 3 \div 8 = 0 \quad \text{con resto} \ 3 \] Quindi, raccogliamo i resti in ordine inverso e otteniamo: \[ 26_{10} = 32_8 \]

Pertanto, \(101_5 = 32_8\).

Un computer le grandezze numeriche sono elaborate mediante sequenze di simboli di lunghezza fissa dette parole, poiché una cifra esadecimale codifica 4 bit:

• 1 byte (8 bit) → 2 cifre esadecimali
• 2 byte (16 bit) → 4 cifre esadecimali
• 4 byte (32 bit) → 8 cifre esadecimali
• 8 byte (64 bit) → 16 cifre esadecimali

I registri dei computer moderni sono tipicamente a 32 o 64 bit. Con parole di lunghezza fissa sono rappresentabili un nmero finito di naturali. Con m bit di lunghezza possiamo rappresentare 2^m-1 naturali. Siccome le parole sono di lunghezza fissa, anche per un numero che richiede meno cifre dovremo utilizzare degli zeri di riempimento. Esempio di rappresentazione del numero 4 in biario con parole di 8 bit: \[00000100_2\].

Quando un'operazione produce un numero troppo grande per essere rappresentato dalla parola a causa della dimensione fissa avviene il fenomeno dell'overflow.

Nella rappresentazione con segno il bit più significativo rappresenta il segno del numero. Per questo motivo con questa codifica sarà possibile, con m bit, rappresentare i numeri da -(b^m-1-1) a b^m-1.

Bisogna prestare attenzione delle operazioni di somma e sottrazione: dovremo infatti mantenere il segno del numero maggiore in termini di valore assoluto.

La rappresentazione è analoga a quella con segno, con la differenza che il bit più significativo non rappresenta il segno, ma direttamete il massimo numero negativo rappresentabile (-2^m-1):

Lo zero ha un'unica rappresentazione e il range di rappresentazione è [-2^m-1,2^m-1-1]. Per complementare un numero dobbiamo invertirne le cifre e aggiungere 1:

• 2 = 0010 → -2 = 1101 + 0001 = 1110

L'overflow in complemento a due avviene solo quando gli operandi sono entrambi positivi o negativi e il risultato ha segno opposto. Esempio con 4 bit:

• 0111 + 0111 = 1000

La codifica BCD è una codifica ridondante utilizzata per fornire una naturale rappresentazioe binaria del sistema decimale. Vengono utilizzati 4 bit ma solo e posizioni da 0 a 9 vengono impiegate. Ogni cifra viene codificata singolarmente e non viene rispettato il sistema posizionale. Esempio:

• Il numero 44 viene rappresentato come 0100 0100_BCD → Le singole cifre decimali vengono codificate indipendentemente.

Si procede separatamente a convertire la parte intera e la parte reale nel caso di conversione da una base a ad una base b di un numero n con virgola:

• Per la parte intera si procede come per i numeri interi
• Per la parte frazioaria il procedimento è inverso:
  1. Si moltiplica n per b
  2. La parte frazioaria del risultato si moltiplica ancora per b e la uova parte intera costituisce la seconda cira frazionaria
  3. Si riparte dallo step 1 fino a quando la parte frazionaria non è 0 o si è raggiunta la precisione desiderata

Esempio di coversione del numero 3,2 da base 10 a base 7:

• Parte intera: 3₁₀ → 3₇
• Parte frazionaria:
  1. Primo passaggio: \(0,2 \times 7 = 1,4\) ⇒ \(1\) è la prima cifra della parte frazionaria in base 7.
  2. Secondo passaggio: \(0,4 \times 7 = 2,8\) ⇒ \(2\) è la seconda cifra della parte frazionaria in base 7.
  3. Terzo passaggio: \(0,8 \times 7 = 5,6\) ⇒ \(5\) è la terza cifra della parte frazionaria in base 7.

La rappresentazione del numero \(3,2_{10}\) in base 7 è quindi: \(3,125_7\).

Nella rappresentazione dei numeri con virgola fissa, utilizziamo parole con lunghezza fissata di \(m\) bit per rappresentare i numeri. Questo comporta notevoli svantaggi dal momento che gli \(m\) bit vengono divisi in due sotto-parole:

• I primi \(h\) bit (\(h
• I restanti \(k = m-h\) rappresentano la parte frazionaria

Fissare a priori la lunghezza della parte intera e di quella frazionaria costituisce una scelta rigida. Per ovviare a queste difficoltà è stata introdotta la rappresentazione a virgola mobile. Questo tipo di rappresentazione permette di rappresentare un numero reale con una tripla \((s, e, m)\), dove:

• \(s\) determina il segno: \(0\) per positivo, \(1\) per negativo;
• \(e\) è detto esponente;
• \(m\) è detta mantissa e viene rappresentata in notazione scientifica come \(1.xyz\), normalizzata.

La rappresentazione completa di un numero reale è: \[ x = (-1)^s \times m \times b^e \]

Si utilizza sempre la rappresentazione scientifica in cui \(1 \leq m < b\), perché esistono infiniti modi di rappresentare un numero reale \(x\). Ad esempio, per \(3.46_{10}\):

• \(0.356 \times 10^1\)
• \(0.0356 \times 10^2\)
• \(34.6 \times 10^{-1}\)

L'IEEE 754 è lo standard per la rappresentazione dei numeri a virgola mobile. I numeri possono essere rappresentati con precisione singola (32 bit) o doppia (64 bit):

Per la codifica dell’esponente si utilizza la rappresentazione polarizzata (\(e = e' + P\)), dove: \[ P = 2^{k-1} - 1 \] Avendo 8 bit (\(k = 8\)): \(P = 2^7 - 1 = 127\). In altre parole, gli esponenti sono codificati in ordine crescente.

Per convertire il numero \(-4.63\) in binario:

1. Segno: \(1_2\) (Il numero è negativo).
2. Parte intera in binario: \(4 \to 100_2\).
3. Parte frazionaria in binario:
   • \(0.63 \times 2 = 1.26 \to 1\)
   • \(0.26 \times 2 = 0.52 \to 0\)
   • \(0.52 \times 2 = 1.04 \to 1\)
   • \(0.04 \times 2 = 0.08 \to 0\)
   • Risultato: \(0.101_2\).
4. Unione della parte intera e frazionaria: \(100.0101_2\).
5. Normalizzazione: Spostiamo la virgola di 2 posizioni:\[100.101_2 = 1.000101_2 \times 2^2\]
6. Calcolo dell’esponente polarizzato:\[e = 127 + 2 = 129 \to 10000001_2\]

7. Costruzione del numero a 32 bit:

   Segno	Esponente	Mantissa
   1	10000001	00010100000000000000000

Codice a 7 bit: 95 caratteri stampabili e 33 di controllo assegnati ai primi 32 numerali: – null indica la fine di una stringa – carriage return porta il cursore su una nuova riga (andata a capo) – horizontal tab è l’usuale carattere tab

Codice a 21 bit (1 milione di simboli). Attualmente (v. 9.0) definiti circa 128.000 caratteri! Viene ulteriormente codificato in UTF-8.

La codifica UTF-8 è una codifica variabile che usa da 1 a 4 byte per rappresentare ciascun carattere Unicode. La lunghezza della sequenza di byte dipende dal valore del carattere, e il primo byte della sequenza di ogni carattere indica quanto lunga sarà la sequenza complessiva.

La codifica UTF-8 si basa su una sequenza di byte, e il primo byte (il cosiddetto "byte di controllo") definisce la lunghezza della sequenza.

Ognuna delle 2^N righe di una tabella di verità è caratterizzata da un mintermine. I mintermini sono enumerati a partire da 0 rigo dopo rigo. Ad ogni tabella di verità corrisponde un'espressione ottenuta sommando tutti i mintermini per cui il valore di output (\(Y\)) della funzione è 1:

\[ Y = \sum(m_1, m_3) \] \[ Y = (\neg A \land B) \lor (A \land B) \]

La forma POS è la forma duale della SOP e funziona in maniera analoga. Ad ogni riga di una tabella di verità corrisponde un maxtermine che è uguale a 0 solo per quella riga.

\[ Y = \prod(m_0, m_2) \] \[ Y = (A \lor B) \land (\neg A \lor B) \]

Ci sono diversi modi per verificare se due espressioni booleane sono equivalenti:

• Tramite confronto delle tabelle di verità (Perfect Induction): Questa tecnica è semplice ma priva di intelligenza, al crescere delle espressioni diventa sempre più laboriosa e complessa da gestire.
• Utilizzando gli assiomi ed i teoremi sopra descritti
• Sfruttare la struttura delle espressioni e verificare che le tabelle di verità coincidono solo nei casi rilevanti

I teoremi di De Morgan consentono di ricavare la forma POS a partire dalla SOP (e viceversa):

\[ \neg Y = \neg A \land \neg B \lor \neg A \land B \] \[ \neg(\neg Y) = \neg((\neg A \land \neg B) \lor (\neg A \land B)) = \neg(\neg A \land \neg B) \land \neg(\neg A \land B) = (A \lor B) \land (A \lor \neg B) \]

• \( T \): insieme universo
• \( 2^T = \{ A \mid A \subseteq T \} \): insieme dei sottoinsiemi di \( T \)
• \( \cap \): AND
• \( \cup \): OR
• \( T' \): NOT
• \( 1 \): \( T \)
• \( 0 \): \( \emptyset \)

Le formule in forma SOP hanno degli schemi circuitali molto regolari:

• Una linea di input per ogni variabile che occorre positiva
• Una linea NOT per ogni variabile che occorre negata
• Una porta AND per ogni mintermine con le linee di input che corrispondono ai relativi litterali
• Tutte le porte AND finiscono in un unica porta OR

La proprietà principale che si utilizza per ridurre le forme SOP è il T10 (Combining): \[ (P \land \neg B) \lor (P \land B) = P \]

Un implicante è detto implicante primo se non può essere combinato con altri implicanti per ottenere un nuovo implicante con meno litterali. Una forma SOP si dice minimale se tutti i suoi implicanti sono primi.

Nella minimizzazione di forme SOP può essere necessario sdoppiare un implicante (T8 ad esempio) allorché questo può essere ridotto in modi differenti.

Nelle forme POS valgono generalmente le stesse regole delle forme SOP. La proprietà principale che si usa è il combining: \[ (B \lor C) \land (B \lor \neg C) = B \]

I circuiti a priorità vengono utilizzati per assegnare una risorsa condivisa secondo un ordine di priorità fra chi ne fa richiesta.

Si noti che nel circuito mostrato in precedenza, se A₃ è portato a uno, le uscite non tengono conto dei valori degli altri ingressi.

Per progettare un circuito a priorità basta scriverne la tabella di verità, tradurla in espressione e successivamente tradurre l'espressione in porte logiche. Gli ingressi ignorati nelle uscite vengono contrassegnati con una X e vengono chiamati valori Don't cares (o indifferenze).

Il bubble pushing è una tecnica grafica che applica le leggi di De Morgan e la legge della doppia negazione per eliminare le negazioni annidate nei circuiti con tante porte NAND e NOR, per semplificarli e renderli più leggibili.

Usare logiche multilivello e porte NAND/NOR a volte rende difficile capire quale funzione booleana un circuito realizza a causa delle molte negazioni annidate. Per avere un'espressione più leggibile si possono applicare le leggi di De Morgan:

• Partendo dall’output Y si applicano a ritroso le leggi di De Morgan in modo che l’input e l’output di ogni nodo siano entrambi positivi o negati

Si ha un valore illegale quando il valore del potenziale è portato ad essere contemporaneamente sia 0 che V_DD, queste configurazioni venono dette illegali perché il valore di Y dipendera dalla natura fisica delle porte:

• Stabile ma indeterminato
• Oscillante fra 0 e V_DD
• Possiede un valore intermedio

Un nodo oltre ad essere in uno stato di 0 o 1 può anche trovarsi nello stato \(Z\) di alta impedenza (no passaggio di corrente). Gli stati di alta impedenza vengono utilizzati per disconnettere una parte del circuito dal resto. Per questo si utilizzano i tristate buffer:

I tristate buffers sono usati in bus che connettono diversi chip per evitare la trasmissione di segnali illegali nel momento in cui più componenti vogliono immetere segnali sul bus, limitando la comunicazione ad un singolo componente per volta.

I valori da 10 a 15 producono sempre lo stesso output (0) dal momento che sono indifferenze. Possiamo sfruttare a nostro vantaggio queste indifferenze e trattare gli output come 0 o 1 a nostra discrezione durante la costruzione delle mappe di Karnaugh.

I valori \(X\) (le indifferenze) possono essere impiegati quando il loro utilizzo ci consente di cerchiare più valori 1 con meno bolle o utilizzando bolle più grandi.

Un multiplexer 2:1 riceve in input due segnali D_0:1 e un segnale S di selezione. Restituisce in output l'input selezionato dal segnale S. Ad esempio per S = 0, Y = D₀ e per S = 1, Y = D₁:

Il circuito di un multiplexer può essere costruito a partire dalla logica SOP:

I mux 4:1 possono selezionare un segnale da mandare in output partendo da 4 segnali di input D_0:3. Per questo motivo servono due segnali di selezione S_0:1:

Un multiplexer 4:1 può essere realizzando tramite 3 mutliplexer 2:1:

In generale, per costruire un multiplexer con N ingressi servono log₂(N) linee di selezione.

I multiplexer possono essere utilizzati per sintetizzare funzioni booleane. Sintetizzare una unzione di \(m\) variabili con un mux a 2^m linee è semplice:

• Le variabili saranno linee di selezione. Data una certa configurazione delle variabii, la linea di ingresso corrispondente sarà posta al valore della funzione in quella configurazione
• Le linee di ingresso riroducono la tabella di verità della funzione

È possibile utilizzare mux con 2^m-1 ingressi per sintetizzare funzioni ad m variabili:

• Le prime m-1 variabili saranno linee di selezione
• Le linee di ingresso possono essere poste a 0, 1 oppure all'ultima variabile (positiva o negata)
• Bisogna ridurre la tabella di verità della funzione di partenza

Il Latch-SR è un circuito sequenziale composto da due porte NOR, collegate a croce. Il Latch-SR ha due ingressi S ed R, e due uscite Q e ¬ Q.

Gli ingressi \(S\) ed \(R\) significano rispettivamente set e reset (da cui il noe Latch Set-Reset). Da notare che la configurazione di partenza \(S = 1\), \(R = 1\) è illegale in quanto otterremo in output \(Q = 0\) e \(\neg Q = 0\), il che è impossibile.

Il Latch-D è un circuito sequenziale che permette di evitate che gli ingressi S ed R del Latch-SR siano simultaneamente attivi. Il Latch-D è composto da due ingressi: un ingresso dati D che controlla in che cosa l'output cambia ed un ingresso CLK, che controlla QUANDO l'output cambia.

Un Flip-Flop D è un circuito sequenziale che può essere costituito da due Latch-D in cascata controllati da due segnali di clock complementari.

I latch in configurazione Master-Slave (come nel caso del Flip-Flop D) vengono così denominati perché operano in modo complementare, sincronizzati dal segnale di clock (CLK). Di seguito una spiegazione dettagliata del funzionamento:

1. CLK = 0

   Quando il clock è basso:

   • Il latch master (L1) è trasparente.
   • Il latch slave (L2) è opaco.
   • Il segnale di ingresso D viene propagato al nodo intermedio N1.

2. Transizione sul fronte di salita (CLK: 0 → 1)

   Durante il fronte di salita del clock:

   • Il latch master (L1) diventa opaco.
   • Il latch slave (L2) diventa trasparente.
   • Il dato presente in N1 viene trasferito all'uscita Q.

3. CLK = 1

   Quando il clock è alto:

   • Il latch master rimane opaco.
   • Il latch slave è trasparente, mantenendo stabile il dato sull'uscita Q.

4. Transizione sul fronte di discesa (CLK: 1 → 0)

   Durante il fronte di discesa del clock:

   • Il latch master torna trasparente.
   • Il latch slave diventa opaco, mantenendo il dato catturato.

Differenze tra Latch-D e Flip-Flop D

• Nei Latch-D, il dato D viene trasferito all'uscita Q quando il latch è trasparente. Il dato può cambiare anche se D varia durante il periodo di trasparenza.
• Nei Flip-Flop D, il dato D viene catturato solo durante il fronte del clock (di salita o di discesa, a seconda della configurazione). Una volta catturato, il dato rimane stabile sull'uscita Q fino al prossimo fronte del clock.

Un cambiamento nel valore di D non avrà effetto sull'uscita Q finché non si verifica il prossimo fronte del clock.

Un registro ad N bit è un banco di N Flip-Flop che condividono un ingresso CLCK comune

Gli input D_3:0 e gli output Q_3:0 sono bus a 4 bit.

Un Flip-Flop Enable presenta un altro ingresso EN (ENABLE) per determinare se memorizzare o no il dato sul fronte di salita del clock.

• \(EN = 0\): Il Flip-Flop ignora il clock e mantiene il proprio stato (\(D\) passa fino a \(Q\))
• \(EN = 1\): Il Flip-Flop si comporta come un normale Flip-Flop D

Un Flip-Flop resettabile aggiunge un ingresso RESET che, quando è vero, ignora l'ingresso D e porta l'uscita Q a 0.

Questi Flip-Flop possono essere resettati in modo sincrono o asincrono:

• Sincrono: si resettano solo sul fronte di salita del CLK quando RESET = 1
• Asincrono: si resettano non appena RESET = 1
  • Per i Flip-Flop asincroni occorre modificare il circuito interno del Flip-Flop

Mentre un Flip-Flop settabile lavora praticamente allo stesso modo:

• Quando SET = 1, allora Q = 1
• Quando SET = 0, il circuito si comporta come un normale Flip-Flop D

ARM ha 16 registri a 32 bit (R0… R15) fisicamente equivalenti tra loro ma logicamente utilizzati con scopi specifici

Le costanti si possono definire attraverso l'istrusione MOV:

; R0 = a, R1 = b
mov R0, #23
mov R1, #0x45

//int: 32-bit signed word
int a = 23;
int b = 0x45;

Le costanti così generate hanno una precisione di massimo 8 bit.

Nota: MOV può anche essere usato per spostare il contenuto di un registro in un altro registro:

mov R7, R9